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EDA与数字系统设计 第3版
北京:机械工业出版社
李国丽,朱维勇编著
clk
quartus
verilog
reset
hdl
vhdl
std_logic_vector
output
downto
key_code
std_logic
fpga
dataout_tmp
lock
signal
counter
clr
flag
inl
input
cpld
pld
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beountl
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ms4
device
event
ms3
endcase
orcad
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library
seg_r
agreen
altera
ared
bred
lightstatus
ms6
ms7
pcb
port
architecture
Anno:
2019
Lingua:
chinese
File:
PDF, 40.62 MB
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chinese, 2019
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